可控双向四进制计数器状态迁移图如图4.1所示，x=0时做加法，输出z为.进位，x=1 做减法，输出z为借位，请用JK触发器实现。

试列出图21.50所示计数器的状态表，从而说明这是一个几进制计数器。设初始状态为000。

用Verilog HDL设计具有异步清除功能的十二进制加减法可控计数器。

用D触发器设计一个同步加法计数器，M为进位控制端，当M=1时为三进制计数器，当M=0时为四进制计数器，C为进位输出端。