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[主观]

试用D触发器构成3位格雷码计数器。
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第1题

试用上升沿JK触发器构成同步3位二进制加法计数器，要求画出逻辑电路图。

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第2题

试用上升沿D触发器构成异步3位二进制加法计数器，要求画出逻辑电路图，以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。

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第3题

试用4个D触发器组成自启动4进制环行计数器。

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第4题

试用2 片74LS160组成六十进制计数器

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第5题

试用 74LS160采用反馈清零法组成七进制计数器。

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第6题

试用74LS161采用反馈置数法组成十进制计数器。

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第7题

试用2片74LS161采用整体反馈置数法组成128进制计数器。

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第8题

试用2 片74LS161采用整体反馈清零法组成128进制计数器。

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第9题

试用2 片74LS161组成十二进制计数器，要求计数值为1~12.

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第10题

早期的硬件乘法器设计中，通常采用加和移位相结合的方法，具体算法是（)，但需要有（)控制。

A、并行加法和串行右移;计数器

B、串行加法和串行右移;触发器

C、串行加法和串行移位;触发器

D、并行加法和串行左移;计数器

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